台积电6日宣布，将在日本举办的2019年VLSI技术及电路研讨会（2019 Symposia on VLSI Technology & Circuits）发布新兴内存、二维材料、系统集成技术的研究论文。
台积电表示，VLSI技术及电路研讨会是微电子领域顶尖的年度国际会议，将于2019年6月9~14日在日本京都举行。会中邀请台积电发布专篇论文，阐述嵌入式磁阻式随机访问内存（eMRAM）的研究现况。另外，台积电也有3篇论文获得大会肯定选为亮点论文，共同探讨本届研讨会的主题──“将半导体推向极限，实现无缝联结新世界”。 
台积电指出，上述论文展现了台积电自先进逻辑晶体管使用的创新材料、特殊制程技术组合的新兴高性能嵌入式内存，到可协助客户于性能与成本之间取得最佳优势的系统集成解决方案等全方位的技术领先地位。台积电技术研究副总经理黄汉森表示，VLSI研讨会不仅特别重点展示台积电论文，还邀请台积电阐述研究的成果，对此台积电感到无比荣幸。
受邀论文方面：
台积电受邀发布以“嵌入式磁阻式随机访问内存技术近期进展与未来方向”为题的论文，阐述一项有望取代即将面临微缩极限的嵌入式闪存的技术──非挥发性eMRAM。本论文陈述了具备焊锡回焊（Solder Reflow）能力的22纳米eMRAM研究成果。此项技术能在封装过程承受焊锡高温，且制造过程预存的内存数据，并不会在高温封装时流失。相较28纳米嵌入式闪存，具备焊锡回焊能力的22纳米eMRAM大幅减少需增加的光罩层，写入数据速度与可靠度也高度提升，相当适合应用于重视保留预存数据的产品，例如穿戴式及物联网设备。
论文也提出，若不需具备焊锡回焊能力，有机会可更大幅降低eMRAM写入数据功耗及读取时间，而且仍能维持非挥发性，呈现非挥发性的随机访问内存的特性，诸多应用例如低耗电机器学习推论处理器皆能受益于上述特性。
重点论文方面：
3纳米及更先进制程晶体管微缩面临的主要挑战之一，在于晶体管电子流通的信道不但要更短，同时也必须更薄，以确保良好的开关闸行为，因此衍生二维信道材料研究。台积电发布的“直接使用信道区域选择性CVD增长法在SiOx/Si基板上制造的40nm信道长度上闸极WS2 pFET的首次展示”论文，展示了使用一种有潜力的二维材料二硫化钨（WS2）进行大量生产的可能性，利用产业所熟悉的的化学气相沉积（CVD）半导体制程直接在晶体硅基板上制造WS2短信道晶体管。原本生产WS2薄膜的传统制程要求将材料先沉积于蓝宝石基板，移除之后再放置于硅芯片上，相较之下，信道区域选择性CVD提供了更加简易的量产方法。台积电指出，本论文有助于量产未来时代晶体管的研究方向。 
另外，台积电其他两篇亮点论文则是以整体系统层次出发，借由小芯片（Chiplet）的组合构建出系统而非个别晶体管的方式来解决微缩的挑战。不同于系统单芯片（System-on-Chip，SoC）将系统每个组件放在单一裸晶上，小芯片是将不同的功能分散到可以不同的制程技术生产的个别微小裸晶，提供了灵活性与节省成本的优势，且面积小的裸晶与较大裸晶相比，本就具有更好良率。然而，为了达到与系统单芯片相当的性能，小芯片必须能够通过密集、高速、高带宽的连接来进行彼此沟通。
另外，台积电以“适用于高性能计算的7nm 4GHz Arm核心CoWoS小芯片设计”为题的论文，则是详细介绍了CoWoS先进封装解决方案中的7纳米双小芯片系统。每个小芯片内置运行时脉4GHz的Arm核心以支持高性能计算应用，芯片内置跨核心网状互连运行时脉可达4GHz，小芯片之间的连接则是通过台积电独特的Low- voltage-In-Package-INterCONnect（LIPINCON）技术，数据传输速率达8Gb/s/pin，并且拥有优异的功耗效益，相较于最近其他论文所展示的类似连接解决方案的性能范围则介于2Gb /s/pin至5.3Gb/s/pin。 
最后，台积电发布的“3D多芯片与系统集成芯片（SoIC）的集成”论文则是披露了完整的三维（3D）集成技术，此项系统集成芯片解决方案将不同尺寸、制程技术以及材料的已知良好裸晶直接堆栈在一起。论文中提到，相较于传统使用微凸块的三维集成电路解决方案，台积电的系统集成芯片的凸块密度与速度高出数倍，同时大幅减少功耗。
此外，系统集成芯片是前段制程集成解决方案，在封装之前连接两个或更多的裸晶。因此，系统集成芯片组能够利用台积电的集成型扇出（InFO）或CoWoS的后端先进封装技术来进一步集成其他芯片，打造一个强大的“3D×3D”系统级解决方案。
除了上述的亮点论文，台积电也对高通公司发布的论文“7纳米行动系统单芯片、5G平台技术及设计共同开发支持PPA与可制造性”有贡献，阐述高通骁龙TMSDM855行动系统单芯片及采用7纳米FinFET技术的全球第一个商用5G平台。