芯片代工龙头台积电3 日宣布，在开放创新平台(Open Innovation Platform，OIP) 之下推出5 纳米设计架构的完整版本，协助客户实现支持下一时代先进行动及高性能计算应用产品的5 纳米系统单芯片设计，目标锁定具有高增长性的5G 与人工智能市场。
台积电表示，电子设计自动化及硅知识产权领导厂商与台积电已通过多种芯片测试载体合作开发并完成整体设计架构的验证， 包括技术文件、制程设计组件、工具、参考流程、以及硅知识产权。
台积电指出，目前5 纳米制程已进入试产阶段，能够提供芯片设计企业全新等级的性能及功耗优化解决方案，支持下一时代的高端行动及高性能计算应用产品。相较于台积公司7 纳米制程，5 纳米创新的微缩功能在ARM Cortex-A72 的核心上能够提供1.8 倍的逻辑密度，速度增快15%，在此制程架构之下也产生出优异的SRAM 及模拟面积缩减。
而且，5 纳米制程享有极紫外光微影技术所提供的制程简化效益，同时也在良率学习上展现了卓越的进展，相较于台积公司前几代制程，在相同对应的阶段，达到了最佳的技术成熟度。
台积电进一步指出，完备的5 纳米设计架构包括5 纳米设计规则手册、SPICE 模型、制程设计组件、 以及通过晶体硅验证的基础与接口硅知识产权，并且全面支持通过验证的电子设计自动化工具及设计流程。在业界最大设计生态系统统资源的支持之下，台积电与客户之间已经展开密集 的设计合作，为产品设计定案、试产活动与初期送样打下良好基础。
当前最新的5 纳米制程设计组件目前已可取得用来支持生产设计，包括电路组件符号、参数化组件、电路网表生成及设计工具技术文件，能够协助启动整个设计流程，从定制化设计、 电路仿真、实体实例、虚拟填充、电阻电容截取到实体验证及签核。
台积电与设计生态系统统伙伴合作，包括益华国际计算机科技(Cadence)、新思科技(Synopsys)、Mentor Graphics、以及ANSYS，通过台积电开放创新平台电子设计自动化验证项目来进行全线电子设计自动化工具的验证，此验证项目的核心涵盖晶体硅为主的电子设计自动化工具范畴，包括仿真、实体实例(定制化设计、自动布局与绕线) 、时序签核(静态时序分析、晶体管级静态时序分析) 、电子迁移及压降分析(闸级与晶体管级) 、 实体验证(设计规范验证、电路布局验证) 、以及电阻电容截取。
而通过此验证项目，台积电与电子设计自动化伙伴能够实现设计工具来支持台积电5 纳米设计法则，确保必要的准确性，改善绕线能力，以达到功耗、性能、面积的优化，协助客户充分利用台积公司5 纳米制程技术的优势。