在超大规模运算、5G、IoT、智能汽车等新兴应用的带动下，大尺寸芯片的设计日趋复杂，让完全手动的全芯片收敛流程变得更加冗长繁琐，设计人员动辄需要耗费数月之久才能完成。有鉴于此，电子设计创新厂商益华计算机（Cadence）宣布推出全新Certus设计收敛解决方案（Closure Solution），支持全自动化环境、大规模平行／分布式架构、无限容量的设计优化与签核，有效降低产品开发设计瓶颈、复杂性与功耗，进而带给设计团队一夜完成设计收敛并提升10倍生产力的最佳体验。
触角波及AI及3D-IC，携手伙伴实现EDA 2.0技术转变
EDA软件起家的Cadence，创立至今以来一直以运算软件（Computational Software）为其核心竞争力，在以此奠定紥实基础后，更逐步将发展触角扩大至AI、3D-IC，甚至生物模拟等领域。基于这样的发展策略，除了在今年7月斥资5亿美元收购OpenEye Scientific公司以从事药物开发之外，Cadence早在2021年7月便推出以机器学习为技术基础的Cadence Cerebrus智能芯片设计工具（Cerebrus Intelligent Chip Explorer），能实现数字设计自动化与规模化。该产品获得客户反响，包括联发科、瑞萨电子等公司陆续采用。
在5G、AI与智能车联网等应用的带动下，未来芯片会朝着大尺寸、高层数与线路密度高等方向发展，为了解决这些趋势带动的芯片设计日趋复杂问题，同时有效延伸摩尔定律生命，Cadence于2021年10月推出加速系统创新的Integrity 3D-IC平台。Cadence资深副总裁暨数字与签核业务群总经理滕晋庆博士表示：“该产品的推出标示着Cadence集成自家模拟、数字、封装、PCB等设计平台与系统分析平台，成为业界唯一将3D设计规划、实现与系统分析集成在单一管理接口中的全面性3D-IC平台。”
Integrity 3D-IC平台一推出便受到广大业界的青睐，Cadence并借由该平台与台积电展开紧密的合作，在集成自家分析工具的同时，Integrity 3D-IC与台积电3D Fabric技术无缝协作，实现系统驱动的PPA性能、功能与面积之目标。
在运用AI推动数字设计自动化的过程中，大数据分析变得更加重要，有鉴于此，Cadence随即在2022年9月发布以集成分析电子业与半导体业设计资料为目标的全新JedAI集成企业资料和人工智能平台（Joint Enterprise Data AI Platform），该平台通过大数据与AI的优化，从单个运行的“单运行、单引擎”算法进化成为整个SoC设计和验证流程中“多运行、多引擎”的全新算法。目前加入JedAI平台合作行列的合作伙伴包括瑞萨电子等厂商，为实现新一代EDA 2.0的技术转变共同努力。
打造一夜间完成设计收敛的全自动化环境，加快客户即时上市进程
随着上述工具与平台的陆续到位，Cadence更进一步展开完整系统之优化的下一阶段目标工程。滕晋庆表示，在新兴应用的带动下，芯片层级设计在尺寸及复杂性面临空前未有的新挑战。由于当代设计中芯片尺寸越来越大，即使所包含的各种子系统尺寸也很大，为了降低复杂度，遂将子系统分割成许多模块来设计，然后再进行全芯片组装作业。
但不论模块级收敛流程或全芯片级收敛流程皆需经过静态时序分析（Full Static Timing Analysis，STA）、签核工程变更指令（Engineering Change Order，ECO）／优化、最终签核等程序，所以整个设计团队中难免会有芯片主设计者与模块设计者之间存在重复循环动作的状况。光是每迭代时序/功耗收敛就需要耗时5到7天，再加上STA分析需要优化与签核上百个分析场景，所以整个流程往往需要耗上数月才能完全收工。
为了解决手动全芯片收敛流程的繁琐冗长难题，Cadence于今年10月推出全新Cadence Certus。该方案通过与Cadence Innovus设计实现系统和Tempus时序签核解决方案共享的引擎，进行同步的全芯片优化，有效减少设计团队间冗长、重复的需求，让团队挥别以往需耗费数月时间的纯手动流程，进而打造一夜之间就能完成设计收敛的全自动化环境与分布式、分层化架构，企业可以弹性地在云计算执行，也可在企业数据中心里运行。
Cadence Certus并提供可只对设计变更部分进行恢复和替换的递增签核方案，加速最终签核的速度。其互动式SmartHub用户接口让设计者通过交叉探测来执行详细的时序调试，进而加快最后阶段设计收敛的脚步。Cadence Certus更为设计人员带来无与伦比的生产力提升体验，首先通过Certus与Cerebrus的结合，便能让模块层级与全芯片设计人员同时感受到强大的生产力效益。再者，借由与Integrity 3D-IC平台的集成，用户可以对跨异质集成制程芯片与芯片间的时序关系优化与签核，发挥极致的3D-IC设计效率。更具效益的是，Certus能为最大尺寸的芯片设计项目提供无限设计容量，整体生产力因而增加10倍。
虽然Cadence Certus推出至今不到两个月，但已经为许多企业客户带来有目共睹的效益，包括协助模拟与混合信号IC供应商美商迈凌科技（MaxLinear）与单片机大厂瑞萨电子（Renesas Electronics）加快即时上市进程。其中，前者通过该方案自动化整个优化与签核流程，大幅提高设计成功率，节省5%全芯片未发掘功耗。后者更得以提升6倍的芯片级签核收敛周转时间。
“在运算软件的基础下，Cadence逐步扩展到AI、机器学习与3D-IC，如今更进一步从Cerebrus、Certus及Integrity 3D-IC等方案，全面推动系统优化，”Cadence台湾区总经理宋栢安指出。“Cadence如今已位居半导体系统设计的关键角色， Cadence不再是一间纯EDA公司，而会在持续深化运算软件领先地位的同时，全面开发解决系统优化挑战的各种应用。”
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