芯片代工大厂联电与EDA大厂Cadence共同宣布，Cadence的模拟与混合信号 (Analog/Mixed Signal，AMS) 芯片设计流程获得联电22纳米超低功耗 (22ULP) 与22纳米超低漏电 (22ULL) 制程认证，此流程可优化制程效率、缩短设计时间，加速5G、物联网和显示等应用设计开发，满足日渐增高的市场需求。
联电表示，旗下的22纳米制程具有超低功耗和超低漏电的技术优势，可满足在科技创新发展下，使用时间长、体积小、运算强的应用需求。经联电认证的Cadence AMS设计流程，提供了集成可靠度接口 (Unified Reliability Interface，URI)，在22纳米制程设计时，可确保电路可靠度及使用寿命，并提供优化的设计，让模拟与混合信号芯片设计更精确完美。此外，设计流程并提供示范电路，让用户在设计时可灵活套用，提高设计效率与精确性。
至于，Cadence AMS流程由根据22纳米制程设计组件 (PDK) 的集成解决方案和方法组成，以加速完成设计。在此其中包括VirtuosoR平台包括原理图编辑、模拟设计环境 (ADE) 和布局XL工具支持、SpectreR AMS Designer结合Spectre X Simulator和Xcelium Logic Simulation引擎的强大功能，为由晶体管、行为、时序和寄生模块的组成设计提供一致和准确的结果、以及Voltus-Fi定制化电源完整性解决方案，以最新图形用户接口则提供电子迁移与电阻电位降 (EM/IR) 分析，可快速输入所需的EM规则。
联电组件技术开发及设计支持副总经理郑子铭表示，联电持续开发先进的特殊制程以供应快速增长的5G、物联网和显示等芯片市场。相较于28纳米制程，联电的22纳米制程能再缩减10%的晶粒面积、拥有更佳的功率性能，以及强化射频性能等特点。这次与Cadence的合作，为联电22 ULP与22 ULL制程技术的芯片客户提供业界领先的可靠与高效率的流程方案，并获得设计上定制化的支持，协助客户提升生产力，并快速完成全芯片设计定案，增进芯片设计的速度与效率。
Cadence定制化IC及PCB业务群产品管理副总裁Ashutosh Mauskar则是指出，随着5G、物联网和智能穿戴设备设计复杂度的日益增加，模拟与混合信号技术的提升将是先进芯片设计成功的至要关键。Cadence支持的22ULP与22ULL AMS设计流程，专为联电芯片技术作定制的优化，提供设计、验证与设计实现等全方位的解决方案。借由此Cadence与UMC的合作，共同的客户能够在22ULP/ULL上快速实现创新的混合信号设计。
(首图来源：科技新报摄)