外媒报道，处理器大厂英特尔 (Intel) 可能会重新着重芯片晶体管设计，用于2纳米以下等级半导体制程技术。
近期新专利似乎说明英特尔发展方向：通过“堆栈叉片式晶体管”（stacked forksheet transistors）技术，保持摩尔定律 (Moore′s Law) 前进动力。不过专利技术并没有太多细节，且英特尔也没有说明PPA改进数据可供参考。
英特尔表示，新晶体管设计最终可完成3D和垂直堆栈CMOS架构，与最先进场效晶体管相比，允许增加晶体管数量，且专利描述纳米带晶体管和锗薄膜使用。锗薄膜将充当电介质隔离墙，在每个垂直堆栈晶体管层重复，最终决定有多少个晶体管能相互堆栈。
其实英特尔早在2019年就在国际电子组件会议 (IEDM) 活动展示3D逻辑集成研究，当时称为“堆栈纳米片晶体管”技术。此技术如何提高晶体管密度、性能和能效具体数据，英特尔至今没有公开。
比利时微电子研究中心 (Imec) 2019年曾宣布，开发出第一个相关技术的标准单元，模拟结果显示用于2纳米制程节点，会比传统方法显著提高晶体管密度，有望恒定频率下10%运算速度提升或24%能效提升，同时减少20%单元面积，静态随机访问内存（SRAM）占用空间将显著减少30%。因英特尔与Imec在纳米电子学领域有密切长久关联，Imec研究成果也成为英特尔新专利的基础。
(首图来源：Flickr/stargazer2020CC BY 2.0)