EDA设计企业益华（Cadence）近日宣布，携手台积电加速3D-IC多芯片设计创新。Cadence旗下的3D-IC平台“Cadence Integrity”可支持台积电3DFabric技术（包括InFO、CoWoS、TSMC-SoIC等）；加上Cadence Tempus时序签核解决方案支持新的堆栈静态时序分析（STA）签核方法，进而缩短设计周转时间，得以让客户创建更具竞争力的超大规模运算、车用等3D SoC。
台积电设计基础架构管理业务部副总裁Suk Lee表示，台积电与Cadence的合作可为双方共同客户提供灵活性和易用性，使设计人员能够充分利用台积电先进制程和3DFabric技术在功率、性能和面积方面的显著改进，同时加快差异化产品的创新。
据悉，Cadence Integrity 3D-IC在一个统一的平台上中提供3D芯片和封装规划、实现和系统分析，这让客户可以简化3D硅堆栈的多芯片设计规划、实现和分析，同时优化工程生产力、功率、性能和面积（PPA）。此外，该平台还具有与Cadence Allegro封装技术和Cadence Virtuoso平台集成的协同设计功能，可支持实现完整的3D集成和封装。
同时，为了进一步让客户受益，Cadence分析工具与Integrity 3D-IC平台紧密集成，并与TSMC 3DFabric技术无缝协作，实现系统驱动的PPA目标。例如，Tempus时序签核解决方案结合了快速自动芯片间（RAID）分析，这是Cadence 3D STA技术的一部分，可帮助客户创建具有准确时序签核的多层设计。
又或是Cadence Celsius热解算器支持多芯片堆栈、SoC和复杂3D-IC的分层热分析。在分层分析中，热点使用更精细的网格进行建模，以实现运行时间和准确度目标。
Cadence资深副总裁暨数字与签核业务群总经理滕晋庆指出，Cadence正深化与台积电的长期合作，并促进多个新兴领域的设计创新，包括5G、人工智能和物联网。台积电的3DFabric与Cadence的Integrity 3D-IC平台、Tempus时序签核方案等相结合，得以提升3D设计和分析流程效率，以创建更强大的硅堆栈设计。
（首图来源：台积电）