Intel在Accelerated加速日活动中，发布了全新制程节点命名规则，能够避免与其他芯片厂的产品比较时需要转换的困扰，让制程节点名称更加明确。
先前笔者在《半导体制程怎么命名比较好？Intel：遵照摩尔定律走就对了》一文中，提到Intel过去在为晶体管制程节点命名时，主要依据为与自家过去晶体管密度相比，但这种命名方式已经与业界现况脱节，导致在命名上吃闷亏的情况发生。
举例来说，在与竞争厂商接近技术水准的制程下，Intel的命名为10nm节点，而竞争厂商却采用7 nm节点的名称，让合作伙伴与消费者在采购时容易产生混淆。
在这次的活动中，Intel宣布将更改未来晶体管制程节点的命名方式，但不会溯及既往。先前称为10nm Enhanced SuperFin或10nm的未上市产品，将改采“Intel 7”的名称，通过提升应力、较低电阻材料、新颖高密度曝光技术、简化结构，以及使用更多金属层等方式，达到布线与FinFET优化，让电力效率能较先前的10nm SuperFin提升约10%〜15%，并将应用于计划在2021年底推出的Alder Lake处理器，以及2022年首季量产的Sapphire Rapids数据中心处理器。
下个时代的制程节点为先前称为Intel 7nm的“Intel 4”，将全面导入极紫外光（EUV）微影技术可以带来较Intel 7高出20%的电力效率，预计将于2022下半年量产，并随2023年的Meteor Lake和Granite Rapids处理器出货。
“Intel 3”则较Intel 4提高18%电力效率，并完成更高的晶体管性能改进，实例密度更高、性能更高的组件库、提升本征驱动电流、降低贯孔电阻的优化互联金属层，预计于2023下半年开始生生产机制造。
在这之后的“Intel 20A”则改采埃米（1nm = 10Å）进行命名，并导入我们先前介绍过的RibbonFET（Nanoribbon），以及业界首次实例的背部供电PowerVia技术，能够降低漏电问题，并提升芯片内的信号强度，发挥提升性能、电力效率的功效，预计将于2024年逐步量产。
Intel过去因为制程节点的命名方式与业界不尽相同，让人误会技术落后，吃了不少闷亏，所以将在下时代产品改变命名方式。
Intel也将持续精进Foveros封装，推出Foveros Omni技术，支持芯片与芯片连接与模块化设计，提供不受限的灵活高性能3D堆栈能力，允许混合多个顶层芯片块与多个基底芯片块，以及横跨多种芯片厂节点的分拆芯片（Die Disaggregation）设计，预计将于2023年量产。
Foveros Direct技术则为直接铜对铜接合技术，可以降低互联电阻，打破芯片制造终点与封装起点的界线，能够完成低于10微米的凸点间距，进而提升3D堆栈的互联密度，同样预计于2023年问世。
此外，Intel也在活动中再次提及IDM 2.0策略方针，以及强调Intel能够集成硬件、软件供应，并具有大量生产能力等优势，企图巩固半导体一哥的地位。
Foveros是Intel推出的3D堆栈解决方案，Meteor Lake处理器将会是采用Foveros的第二时代产品。
Intel表示目前他们正与半导体工具机厂商ASML紧密合作，研发下一时代的高数值孔径EUV，并有望获得业界首套量产工具，并在Intel 20A问市之后，持续改良RibbonFET技术，计划于2025推出Intel 18A制程节点。