不受摩尔定律限制,ASML开始设计1纳米制程曝光设备

根据外媒报道,日前在日本东京举行了ITF(IMEC Technology Forum,. ITF)论坛。在论坛上,与荷兰商半导体大厂艾司摩尔(ASML)合作研发半导体曝光机的比利时半导体研究机构IMEC正式公布了3纳米及以下制程的在微缩层面的相关技术细节。根据其所公布的内容来分析,ASML对于3纳米、2纳米、1.5纳米、1纳米,甚至是小于1纳米的制程都做了清楚的发展规划,代表着ASML基本上已经能开发1纳米制程的曝光设备了。

报道指出,在论坛中,IMEC公司总裁兼首席执行官Luc Van den hove在主题演说中先介绍了公司研究概况,强调通过与ASML的紧密合作,以及将下一代高识别率极紫外光(EUV) 曝光技术进行了商业化。Luc Van den hove强调,将继续把制程技术规微缩到1纳米及其以下。对此,IMEC也提出了从3纳米、2纳米、1.5纳米、1纳米,甚至是小于1纳米以下的逻辑组件制程微缩路线图。

根据先前芯片大工大厂台积电和三星电子介绍,从7纳米制程技术开始,部分制程技术已经推出了NA=0.33的EUV曝光设备,5纳米制程技术也完成了频率的提升,但对于2纳米以后的超精细制程技术,则还是需要能够完成更高的识别率和更高NA(NA=0.55)的曝光设备。对此,目前ASML也已经完成了作为NXE:5000系列的高NA EUV曝光设备的基本设计,但商业化的时间则是预计最快在2022年左右。不过,这套下一时代的曝光设备将因其庞大的光学系统,使得整套设备将变得非常巨大。

事实上,过去一直与IMEC紧密合作开发半导体曝光技术,但为了开发使用高NA EUV曝光设备,ASML在IMEC的园区内成立了新的“IMEC-ASML高NA EUV实验室”,以完成共同开发和开发使用高NA EUV曝光设备的相关技术。而且,该公司还计划与材料供应商合作,进一步进行光罩和光阻剂。Van den hov在论坛的演讲中最后指出,“逻辑组件制程技术微缩的目的是为了降低功耗、提高性能、减少面积以及降低成本,也就是通常所说的PPAC。除了这4个目标外,随着制程向3纳米、2纳米、1.5纳米,甚至超越1纳米而达到小于1纳米以下的制程之际,我们将努力实现可持续发展微处理器制程技术,以满足对未来先进科技应用的需求。”

(首图来源:ASML)